[過去ﾛｸﾞ]
ルネサスエレクトロニクスの裏事情101 (1002ﾚｽ)
ルネサスエレクトロニクスの裏事情101 http://lavender.5ch.net/test/read.cgi/company/1538792481/
上
下
前次
1-
新
通常表示
512ﾊﾞｲﾄ分割
ﾚｽ栞
抽出解除
必死ﾁｪｯｶｰ(本家)
(べ)
ﾚｽ栞
あぼーん
このｽﾚｯﾄﾞは過去ﾛｸﾞ倉庫に格納されています｡
次ｽﾚ検索
歴削→次ｽﾚ
栞削→次ｽﾚ
過去ﾛｸﾞﾒﾆｭｰ
186: 名無しさん [sage] 2018/10/14(日) 11:27:48 ID:AO6vGMn+0 >>184 サンクス http://lavender.5ch.net/test/read.cgi/company/1538792481/186
187: 名無しさん [sage] 2018/10/14(日) 11:29:33 ID:AO6vGMn+0 288 HD643774 2018/02/09(金) 05:47:29.48 ID:u8qo1eRE0.net arismusenことコテハン謹製の >誰にでもかんたんにできる、ＵＡＲＴそうじゅしんをおこなうＶＨＤＬ >http://arismusen.com/FPGA/comm_txrx_Rev0.zip はとんだ欠陥品だね。こんな品質でルネサスでも開発やってたのかよ。 こいつの欠陥設計を見抜けなかったルネサスの間抜けどもも大概だけどな。 有坂憲行が論理回路設計ド素人だということはよく判った。 以下、comm_rx.vhd より 100>if (flag_time_cnt_max_inc = '0') then 101> if (flag_time_cnt_max = '1') then 102> if (state = "1010") then 103> time_cnt <= time_cnt + '1'; 104> else 105> time_cnt <= (others => '0'); 106> end if; 107> else 108> time_cnt <= time_cnt + '1'; 109> end if; 110>end if; で、flag_time_cnt_max_inc = '1'の時は何が起きるのだろう？ 実際は何も起きないのだけど、そうすると現状を保持するためのラッチや フリップフロップが生成されなければならないのは、論理設計知ってる人 には常識。VerilogじゃなくVHDLなんでこういう記述になるとはいえ、 こいつのコードには他にもこういう条件抜け多数あり。まともな論理設計者なら 表の条件だけでなく「裏」の条件まで網羅してコードを書くはず。 VerilogできますVHDLできますドヤァ！だけでは意味ないのだよ。 http://lavender.5ch.net/test/read.cgi/company/1538792481/187
189: 名無しさん [sage] 2018/10/14(日) 11:32:32 ID:AO6vGMn+0 298 おなかすいたな 2018/02/09(金) 22:26:28.48 ID:HiCAbrQZ0.net >>288 何も起きないようにした。 FPGAで問題が起こるのかと小一時間 わざわざ行番号も追加してクソワロタ 309 HD643774 debian 2018/02/10(土) 06:22:30.84 ID:S+mvfmcD0.net やっぱ有坂憲行はド素人でバカだわ。 俺が問題にしたのは組み合わせ回路で条件漏れがあるだろってこと。 無意識に書いてるから分からないみたいだけど。 ソフトウェアや技術の進歩のおかげで、お前みたいな思慮分別が足りない阿呆でも技術者(笑)としてメシが食える良い時代になりましたね。 http://lavender.5ch.net/test/read.cgi/company/1538792481/189
190: 名無しさん [sage] 2018/10/14(日) 11:33:58 ID:AO6vGMn+0 311 おなかすいたな 2018/02/10(土) 08:32:20.69 ID:Qqo8BWXw0.net 条件漏れかいても今は大丈夫 なんで問題になるの 問題になるのはどの論理合成ツールなの そもそもその+1ロジック、後付けで入れててそもそも無駄だよね Stateをシフトレジスタと共通化して無意味に論理削減しようとしたときの名残なんだけど。 ルネサスレベルの間違いも誰にでもわかりやすいすげえVHDLはよ 317 おなかすいたな sage 2018/02/10(土) 08:53:15.81 ID:Qqo8BWXw0.net ルネサス(日立)しか勤務したことの無い奴らって誰でもそうじゃないけど、アスペルガー障害者割合かなり高いのな FPGA向けに書いているから、そんな昔のASICの記述必要ないから書いていないつっているのに 必要の無い逆条件書いてないからお前は能力の無いダメ技術者 とか言ってきてアタマがどう考えてもおかしいじゃん 自分で理想のVHDLを書いて、秋月で11千円ぐらいのFPGA買ってきて動作確認して、IPコアとして売り出せばいいじゃん オレ様には関係ないと思っているんだけどその辺どうよ http://lavender.5ch.net/test/read.cgi/company/1538792481/190
192: 名無しさん [sage] 2018/10/14(日) 11:35:22 ID:AO6vGMn+0 これが粘着ストーカーの理由なわけね アリサカ君 完封勝利じゃん http://lavender.5ch.net/test/read.cgi/company/1538792481/192
195: 名無しさん [sage] 2018/10/14(日) 11:39:32 ID:AO6vGMn+0 ん? 君は誰だwww http://lavender.5ch.net/test/read.cgi/company/1538792481/195
197: 名無しさん [sage] 2018/10/14(日) 11:43:05 ID:AO6vGMn+0 この擁護のコメントに激怒してるってことは ななし がアリサカ君の発言をコピペしてるのか？ http://lavender.5ch.net/test/read.cgi/company/1538792481/197
199: 名無しさん [sage] 2018/10/14(日) 11:52:46 ID:AO6vGMn+0 だから君はだれだwww http://lavender.5ch.net/test/read.cgi/company/1538792481/199
244: 名無しさん [sage] 2018/10/14(日) 20:51:34 ID:AO6vGMn+0 >>235 発言がクズ過ぎ 人の親だったら嘘でも言えないことってあるでしょ http://lavender.5ch.net/test/read.cgi/company/1538792481/244
上
下
前次
1-
新
書
関
写
板
覧
索
設
栞
歴
ｽﾚ情報
赤ﾚｽ抽出
画像ﾚｽ抽出
歴の未読ｽﾚ
AAｻﾑﾈｲﾙ
Google検索
Wikipedia
ぬこの手
ぬこTOP
1.618s*