[過去ﾛｸﾞ] 【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel #30 (1002ﾚｽ)
上下前次1-新
抽出解除 ﾚｽ栞
このｽﾚｯﾄﾞは過去ﾛｸﾞ倉庫に格納されています｡
次ｽﾚ検索 歴削→次ｽﾚ 栞削→次ｽﾚ 過去ﾛｸﾞﾒﾆｭｰ
661(3): 2022/06/19(日)01:42 ID:60+omi6b(1) AAS
伝説の商社マンは、「お前は大変な事をしてくれたな」と意味不明なキチガイ行動をおこして職場を追い出したようだが。
その前に追い出した奴が前日に3時間ぐらいで書き上げた、Microsemi(旧Actel)のSTA解析ツールにバグがある件をキチンと販売代理店を通じて報告をしなおさせたか？
報告をしているのに、理解できず報告できずそのままにしておくのはFPGA商社マンとして大問題で失格だろ。
662: 2022/06/19(日)07:28 ID:gnnPXhF3(1) AAS
>>661
退職したり辞めさせた奴を、卒業と言い出し、元オレの部下だと吹聴する厚顔無恥っぷりは見習いたい(藁
663: 2022/06/19(日)11:56 ID:OXr9goC8(1) AAS
>>661
そのせいでプロジェクト2-3カ月遅延させて未だ理解できず、技術力がーいわれてもな。キチガイはカネ出せば仕事してやるが、文句ばかり言ってHDLすら見ないのはプッチンプリンだから、ロシア帝国にでも行って半導体ウッテコイヨ
684: 2022/06/22(水)04:08 ID:FDtZmQTi(2/2) AAS
>>661
これは、使用面積94-96%を超えた辺りで、配置配線後のSTA解析にマージンがあるにも関わらず、ERRORなしにBITファイルを生成してしまいまい、実機では動作しない。
Actelなんて使ってるの、日立の大甕と三菱だけだろうけど。派遣で行く悲惨な方々は注意しようｗ
↑
これ本題
愚痴
↓
代理店はIP単体のテストベンチを1-2カ月してきて出してきてどや問題ないだろ → そんなもん1-2時間で終わるのでブチ切れ
何度打合せをしても話がなんか通じへんし
ワイがやった結果を第三者が見れるスキルすらないから遅延したねん
省5
上下前次1-新書関写板覧索設栞歴
ｽﾚ情報 赤ﾚｽ抽出 画像ﾚｽ抽出 歴の未読ｽﾚ AAｻﾑﾈｲﾙ
ぬこの手 ぬこTOP 0.028s