[過去ﾛｸﾞ] AMDの次世代APU/SoCを応援しよう198世代 (1001ﾚｽ)
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204(1): 2014/07/27(日)03:50 ID:tKPHZI1o(1/5) AAS
Conference Callより。
…
As of right now GlobalFoundries is shipping both the GPU products and semi-custom game console products.
…
GlobalFoundriesにおいて、GPUおよびゲームコンソール(PS4/XboxOne)の出荷が開始されました。
これにより、Fabに特化した製品はハイエンドAPU/CPUを残すのみとなりました。
年内に新たなセミカスタム製品を1件発表予定、もう一件も発表の可能性ありとのこと。
HBMは単体スタック自体は102４bit/1Gtpsでスタート、将来的に2Gtps、可能であれば3Gtpsを目指しています。
メモリ帯域を増やすのは、インターポーザーでのDRAMチップを積層した”スタック”そのものを増やすこと、またはチップあたりの周波数を上げることで対応します。
インターポーザーの仕様上基本的なリミットは4スタックで、最初の世代なら1スタックあたり1024bit*4=4096bit/1Gtps、計512GB/sと
省11
209(2): 2014/07/27(日)15:30 ID:tKPHZI1o(2/5) AAS
>>206
そんな論文あるんですかね？HBMメモリを開発しているのはAMDとSK Hynixでしたが。
214(1): 2014/07/27(日)17:04 ID:tKPHZI1o(3/5) AAS
>>212
いやだからそんな論文どこにあるの？と聞いただけです。
大体nVidiaがスタックメモリ見せたのは、イベントのモックとDARPAのFastForward （こちらはMicronとの共同なのでおそらくHMC）ぐらいで、
それ以外に特に見たことなどないのですがね。
ついでに言えば一応はIntelはHMCの開発に関わっています。（HMCの初出はIDF、ただなぜかメンバーには入っていない）
こちらが言及しているのは>>193の同じ方向に進んできたわけではない、（片方が何もやっていないのに同じ方向というのもおかしな話）というだけですが。
222(4): 2014/07/27(日)19:35 ID:tKPHZI1o(4/5) AAS
>>218
上にも書いたけど、Hawaiiで5Gtpsな現状で上げる余地あるの？と思いますが。単純にnVidiaにそんな技術力がないだけでは？
230: 2014/07/27(日)23:37 ID:tKPHZI1o(5/5) AAS
>>228
"積層されたDRAMダイ+ロジックダイ”を1チップと定義するならそれでいいと思いますが？上記ではダイ=チップ、ダイを積層したHBMにおけるメモリ1単位=スタックと定義しています。
HBMでは、個々のDRAMダイは一番下のベースロジックダイとTSV結合され、そのベースロジックダイが1024bit幅でGPUなり何なりを
インターポーザーを介して繋げる、という形であって、内部に積層されたDRAMダイに対する帯域については特に問わないことになっています。
（たとえば8ダイのものも計画されているが、2ダイで内部の1チャネルを共有する形になり、その分個々のダイに対しては見かけ上帯域は半減する）
HBMではロジックダイを使わない直接接続も可能ですが、それはDRAMダイに直接接続を想定した設計を行っていれば、という場合です。
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