[過去ﾛｸﾞ] Ryzen Threadripper 22足目 (1002ﾚｽ)
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669(1): (ﾜｯﾁｮｲ 2139-211C) 2019/06/10(月)01:38 ID:GnFdA7dE0(1/3) AAS
>>668
EPYC用でも良いと思うけどな
どうせ下位で2チップレット構成となったから、16コア帯が被るとすれば上位との差別化にL4付きEPYC用IOダイってのは有りだろ
673(1): (ﾜｯﾁｮｲ 2139-211C) 2019/06/10(月)09:28 ID:GnFdA7dE0(2/3) AAS
>>670
半分にブチ切れるように設計しとけばええんちゃうか
L4入ってるだろうからキツイけど
676: (ﾜｯﾁｮｲ 2139-211C) 2019/06/10(月)10:07 ID:GnFdA7dE0(3/3) AAS
よくよく考えたら半割にする必要ないな
そのままでいいわ
そも外部IFのクロックはメモリ同期若しくは固定である事は明らか
て事は8ダイ詰めでソケットの1割チョイしか電力を割けないEPYCよりも高速化するダイ側クロックに対する帯域が補償出来ないと
ならEPYCとTRの接続は直接チップレットに1本づつ振るか、2本纏めて振るかでその補償が可能になる
ただこのラインで行くと、新Ryzenは現TRの半分まで割り込み、新TRは現EPYCの下から半分のトコまで食い込む
新EPYCはPOWER9とかあのクラスを完全にカバーするまでになる
全体的に拡大する感じか
収益性とラインナップはかなり拡大するが、どうだろうなぁ
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