[過去ﾛｸﾞ] Intelの次世代技術について語ろう 119 (1002ﾚｽ)
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809: 01/03(水)06:23 ID:x83DSOHJ(1/4) AAS
CPUタイル切り離しで浮かせた電力と、
非効率なコアで処理することによる電力ロスの差し引きになるわけだから、
LP-Eの効率が悪いほど、早めにCPUタイルを起こし方がマシになって
LP-Eの存在意義が薄まってしまう。
819(2): 01/03(水)14:10 ID:x83DSOHJ(2/4) AAS
>>812
当初の低負荷の場合CPUタイルを切り離した状態で動くと言う話は、待ち受け特化じゃないじゃん。
まあ、結果として多少なりとタイル構成の不利を低減できれば良いのかもしれないけど、
それはそれとして、低効率で待ち受けにしか使えないコアだったとしたらちょっとがっかりだね。
828: 01/03(水)18:25 ID:x83DSOHJ(3/4) AAS
>>827
そういう使い方を想定しているなら、効率が悪いのはやっぱり微妙じゃん。
830: 01/03(水)19:01 ID:x83DSOHJ(4/4) AAS
>>829
まあ、>>819にも書いたとおり、しきい値設定の結果としてどういう使われ方になろうと
LP-E無しに比べてタイル構成の不利を多少なりとも隠蔽できていたら役目は果たしているわけだからね。
とはいえ、LP最適化シリコンなら最適化された範囲では高効率を発揮するものと思っていたところが
L3のハンデは大きかったってことで、微妙に感じるのは仕方ない。
新しい試みだし、今後最適化が進むのか違うやり方になるのか、それはわからないけど。
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