【Dali】AMDのノート用APU/CPU Part68【Cezanne】

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443: 2021/08/23(月)04:23 ID:K4z5doRb(1/2) AAS
AMD、「Zen 3」を皮切りに3DスタックドVキャッシュ技術を搭載した多層チップレットデザイン時代を公開

AMDは、3D V-Cacheテクノロジーを搭載した次期Zen 3チップなどの次世代プロセッサーに統合される予定の、将来の多層チップレットデザイン技術について詳しく説明しています。

AMD、2D/2.5Dと3Dのハイブリッドチップレット技術を採用した次世代マルチレイヤーチップレットデザインについて語る
AMDは、HotChips 33において、既存のチップレットデザインと将来のマルチレイヤーチップの進行について語りました。
現在、すでに発売されている、あるいは近々発売されるさまざまな製品のために、14種類のチップレット用パッケージ・アーキテクチャーが開発されています。
AMDは、パッケージの選択とチップレットのアーキテクチャは、それぞれの製品のパフォーマンス、パワー、エリア、コスト(略してPPAC)に依存するとしている。

AMDによると、2021年は3Dチップレットアーキテクチャデザインの初導入となる。
コンシューマ製品やサーバー製品では、すでに2Dや2.5Dのパッケージを見てきましたが、3D V-Cacheでは、いよいよ3Dチップレットの積層に突入します。
この技術を採用した最初の製品は、AMDのZen 3コアになる予定で、Zen 3のメインCCDの上にSRAMキャッシュを搭載します。
また、3Dチップレット技術を使用することで、最小の消費電力と面積を維持しながら、インターコネクト密度を高めることができます。
省11

444: 2021/08/23(月)04:44 ID:K4z5doRb(2/2) AAS
TSMC、先進的なCoWoSパッケージング技術のロードマップを提示、チップレットおよびHBM3アーキテクチャに対応した2023年デザインを発表

台湾を拠点とする大手半導体メーカーであるTSMCは、先進的なチップパッケージング技術を業界に導入して急速に発展してきました。
この10年間で、同社は5つの異なる世代のCoWoS（Chip-on-Wafer-on-Substrate）パッケージを発表しており、これらは現在、民生機器やサーバーの分野で展開されています。

今年末には、第5世代のCoWoSパッケージを発表する予定です。
このパッケージは、第3世代のパッケージに比べてトランジスタ数を20倍に増加させます。
この新パッケージには、インターポーザーの面積が3倍に増加し、最大128GBの容量に対応する8つのHBM2eスタック、全く新しいTSVソリューション、シックCUインターコネクト、新しいTIM（リッドパッケージ）が搭載される予定です。
TSMCの第5世代パッケージング技術を利用する最も注目すべきソリューションは、すなわちAMDのMI200「Aldebaran」GPUです。

AMD Aldebaran GPUは、TSMCで製造された初のMCM GPUとなります。
このGPUは、AMDのCDNA 2アーキテクチャを採用し、16,000以上のコアや128GBのHBM2Eメモリなど、非常に優れたスペックを持つことが期待されています。
また、NVIDIAのHopper GPUは、MCMチップレットアーキテクチャを採用し、TSMCで製造される予定です。
省6

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