[過去ﾛｸﾞ] Intelの次世代技術について語ろう 134 (1002ﾚｽ)
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56: 警備員[Lv.39] 2024/11/23(土)16:25 ID:h1Ox4EC9(1) AAS
9800X3Dとか高い安い以前に在庫なくて買えんやんけ
お前らは265Kでも買ってろ
57: 警備員[Lv.1][新芽] 2024/11/23(土)18:10 ID:DQqUh8eq(1) AAS
そうだ、俺は泣く泣く9800X3Dを引く
58(1): 警備員[Lv.1][新芽] 2024/11/23(土)18:40 ID:GGa13aJd(1) AAS
Intel 18AはTSMCの3nmの相当の気がするが2nmで押し通でばよい
59: 警備員[Lv.5][新芽] 2024/11/23(土)20:16 ID:+3J+M3Ro(1) AAS
正味4nmだけど他社1.8nm相当のクロックが出せる(ただし爆熱)から18Aとする。
60: 警備員[Lv.1][新芽] 2024/11/24(日)01:04 ID:b9H3DMON(1) AAS
>>58
失敗した20を利用して18にするだけでは？
61: 警備員[Lv.39] 2024/11/24(日)14:34 ID:+A9aEIRR(1) AAS
実際PC向けのハイパフォーマンスプロセスで他社3nm相当のトランジスタ密度なら他社2nmの省電力プロセスと同時期の投入でも競争力あると思うが・・・
たしかTSMCのN4XとN3Bも同時期のリリースだったし
問題はハイパフォーマンスプロセスにはそこまで需要がないことなんだが
62: 警備員[Lv.15] 2024/11/24(日)20:43 ID:W6SGgE2o(1) AAS
12月は4060相当と言われるB580だけかな
B770はNavi48と戦えるのか不安だわ
63(1): 警備員[Lv.15] 2024/11/24(日)23:13 ID:TzQ6Iw6U(1) AAS
Battlemageこそ実質的にIntel初の汎用ロジックプロセスとして作られたIntel 3を使うべきじゃないかな
性能は他社の5/4nm相当はある訳でしょ
64(1): 警備員[Lv.21] 2024/11/25(月)08:20 ID:/VgHN/wk(1/2) AAS
>>63
生産能力が無くてxeonしか作ってないな
65: 警備員[Lv.17] 2024/11/25(月)16:54 ID:tIBCmJ5g(1) AAS
>>64
Arcの需要はさらに小さそうだからあんま問題にならんかと
歩留まり悪い&小規模でコスト高だからXeonくらいでしかペイしないかもしれないなと後で思った
66: 警備員[Lv.21] 2024/11/25(月)18:18 ID:Bxeq4GGt(1) AAS
ARCの需要はめちゃくちゃ大きいでしょ
これから先igpu全部これでしょ
67: 警備員[Lv.8][新芽] 2024/11/25(月)18:44 ID:WJqS1SSX(1) AAS
>>48
それだけでなく上にもう一段キャッシュ重ねる可能性も見えてくる
68: 警備員[Lv.22] 2024/11/25(月)19:32 ID:SmmT4CdK(1) AAS
>>44
Intelはそれをメテオレイクからやってる
ベース部分をキャッシュとしては使ってないけど
69: 警備員[Lv.22] 2024/11/25(月)20:30 ID:/VgHN/wk(2/2) AAS
フォベロスの配線密度が低すぎてキャッシュとしては使えないんじゃなかったか？
70: 警備員[Lv.11] 2024/11/25(月)20:58 ID:OiHiRPvV(1/2) AAS
メテオレイクの仕様は結局は2.5DでHBMなんかの接続技術と大差ない
それよりもAuroraのGPUのポンテ・ヴェッキオが3D積層でベース部分にL2キャッシュ内蔵
ベースの上のRAMBOタイルもまたL2キャッシュになってて合計で最大408MBにもなる
ただマイクロ半田で繋ぐ方式で電力効率もキャッシュのレイテンシもいまひとつに終わった
71: 警備員[Lv.11] 2024/11/25(月)21:10 ID:OiHiRPvV(2/2) AAS
RyzenのVキャッシュはTSMCのSoICというやつで半田ボールを使わない高密度な3D積層技術
インテルもFoveros Directという名称で実用化しようとしてる
外部ﾘﾝｸ:ascii.jp
El Capitanに使われてるMI300シリーズでは
合計256MBキャッシュ内蔵のIOダイ上にCPUダイやGPUダイをSoICで積層してる
72: 警備員[Lv.18] 2024/11/25(月)22:09 ID:4g+QEBQr(1) AAS
Zen 5 X3DのTSVの最小ピッチは6μm前後
LunarのFoverosは最小25μmだから概ね16倍程度の密度差がある
73(1): 警備員[Lv.8][新芽] 2024/11/26(火)18:31 ID:ZMtvvOa0(1) AAS
積層技術のピッチが狭くなっても帯域が広がるだけでレイテンシーは変わらないんでしょ
乗用車からトラックに進化するような鈍重な進化の形
74: 警備員[Lv.10][芽] 2024/11/26(火)19:25 ID:m0kFw80O(1/2) AAS
狭ピッチを実現するためには極小の接点が必要で配線の静電容量が小さくなる分クロックが上げられて遅延、帯域両面で有利になるという。
その結果がL3キャッシュへの応用だよ。
75: 警備員[Lv.1][新芽] 2024/11/26(火)20:18 ID:DMG7T/wu(1) AAS
Zen6あたりでは3Dキャッシュメモリを3nmプロセスにしてくれさえすれば容量が一気に倍増して消費電力も低下してってなりそうな気がする
今のZen5は7nmなのでZen3の3Dキャッシュメモリと同じ古い製造プロセス使ってるはず
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