Intelの次世代技術について語ろう 134 (87ﾚｽ)
Intelの次世代技術について語ろう 134 http://egg.5ch.net/test/read.cgi/jisaku/1731986086/
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1: Socket774 警備員[Lv.8][新芽] [] 2024/11/19(火) 12:14:46.34 ID:pfTxKOix Intelの次世代製品や、それに関連する技術についてのスレッドです。 前スレ https://egg.5ch.net/test/read.cgi/jisaku/1731925442/ https://egg.5ch.net/test/read.cgi/jisaku/1728901005/ http://egg.5ch.net/test/read.cgi/jisaku/1731986086/1
68: Socket774 警備員[Lv.22] [sage] 2024/11/25(月) 19:32:50.78 ID:SmmT4CdK >>44 Intelはそれをメテオレイクからやってる ベース部分をキャッシュとしては使ってないけど http://egg.5ch.net/test/read.cgi/jisaku/1731986086/68
69: Socket774 警備員[Lv.22] [sage] 2024/11/25(月) 20:30:42.07 ID:/VgHN/wk フォベロスの配線密度が低すぎてキャッシュとしては使えないんじゃなかったか？ http://egg.5ch.net/test/read.cgi/jisaku/1731986086/69
70: Socket774 警備員[Lv.11] [sage] 2024/11/25(月) 20:58:14.65 ID:OiHiRPvV メテオレイクの仕様は結局は2.5DでHBMなんかの接続技術と大差ない それよりもAuroraのGPUのポンテ・ヴェッキオが3D積層でベース部分にL2キャッシュ内蔵 ベースの上のRAMBOタイルもまたL2キャッシュになってて合計で最大408MBにもなる ただマイクロ半田で繋ぐ方式で電力効率もキャッシュのレイテンシもいまひとつに終わった http://egg.5ch.net/test/read.cgi/jisaku/1731986086/70
71: Socket774 警備員[Lv.11] [sage] 2024/11/25(月) 21:10:50.85 ID:OiHiRPvV RyzenのVキャッシュはTSMCのSoICというやつで半田ボールを使わない高密度な3D積層技術 インテルもFoveros Directという名称で実用化しようとしてる https://ascii.jp/elem/000/004/065/4065385/4/ El Capitanに使われてるMI300シリーズでは 合計256MBキャッシュ内蔵のIOダイ上にCPUダイやGPUダイをSoICで積層してる http://egg.5ch.net/test/read.cgi/jisaku/1731986086/71
72: Socket774 警備員[Lv.18] [] 2024/11/25(月) 22:09:46.93 ID:4g+QEBQr Zen 5 X3DのTSVの最小ピッチは6μm前後 LunarのFoverosは最小25μmだから概ね16倍程度の密度差がある http://egg.5ch.net/test/read.cgi/jisaku/1731986086/72
73: Socket774 警備員[Lv.8][新芽] [sage] 2024/11/26(火) 18:31:14.65 ID:ZMtvvOa0 積層技術のピッチが狭くなっても帯域が広がるだけでレイテンシーは変わらないんでしょ 乗用車からトラックに進化するような鈍重な進化の形 http://egg.5ch.net/test/read.cgi/jisaku/1731986086/73
74: Socket774 警備員[Lv.10][芽] [sage] 2024/11/26(火) 19:25:06.44 ID:m0kFw80O 狭ピッチを実現するためには極小の接点が必要で配線の静電容量が小さくなる分クロックが上げられて遅延、帯域両面で有利になるという。 その結果がL3キャッシュへの応用だよ。 http://egg.5ch.net/test/read.cgi/jisaku/1731986086/74
75: Socket774 警備員[Lv.1][新芽] [sage] 2024/11/26(火) 20:18:23.62 ID:DMG7T/wu Zen6あたりでは3Dキャッシュメモリを3nmプロセスにしてくれさえすれば容量が一気に倍増して消費電力も低下してってなりそうな気がする 今のZen5は7nmなのでZen3の3Dキャッシュメモリと同じ古い製造プロセス使ってるはず http://egg.5ch.net/test/read.cgi/jisaku/1731986086/75
76: Socket774 警備員[Lv.25] [sage] 2024/11/26(火) 20:28:09.99 ID:4XvPR2cA キャッシュは7nm世代から微細化の恩恵に与れなくなったので7nmで作ってるんだぞ http://egg.5ch.net/test/read.cgi/jisaku/1731986086/76
77: Socket774 警備員[Lv.12] [sage] 2024/11/26(火) 22:08:02.36 ID:1qIGkOft >>73 Ryzenの3DVキャッシュは+64MB容量の96MBになっても 元の32MBと比べて約1ナノ秒のレイテンシ増加で済んでるから強い 3Dではむしろキャッシュとコアが物理的に近づくことで 2D実装の配線長による制約を軽減出来ると期待されてる 従来のチップ間レイテンシの大部分は SerDesなどの追加回路から生じてるので高密度化すれば省ける http://egg.5ch.net/test/read.cgi/jisaku/1731986086/77
78: Socket774 警備員[Lv.25] [sage] 2024/11/26(火) 22:30:08.68 ID:4XvPR2cA そういやL3キャッシュを増やしたことによるキャッシュミス時のペナルティってどのくらい増えてるの？ http://egg.5ch.net/test/read.cgi/jisaku/1731986086/78
79: Socket774 警備員[Lv.11][芽] [sage] 2024/11/26(火) 22:52:20.79 ID:m0kFw80O >>78 キャッシュミス時のメモリアクセス速度は変わらない。容量が増える分キャッシュヒット判定が遅くなるがそれが1nmならCPUの数クロック分に過ぎずスーパースカラのスケジューラに吸収されてしまって実質無いのと同等である。 キャッシュミスによるメモリアクセス頻度が下がる分でメモリアクセスの順番待ちが減ることによる速度や消費電力への影響が大きいことはベンチ結果の通りだ。 http://egg.5ch.net/test/read.cgi/jisaku/1731986086/79
80: Socket774 警備員[Lv.25] [sage] 2024/11/26(火) 23:15:33.27 ID:4XvPR2cA >>79 なるほど 勉強になった ありがとう http://egg.5ch.net/test/read.cgi/jisaku/1731986086/80
81: Socket774 警備員[Lv.25][苗] [sage] 2024/11/27(水) 13:34:00.62 ID:hMojAj6W プロセスルールのnmはもはや配線幅関係ないだろ。未だにシュリンクすればクロック上がるみたいな幻想にすがるのは老害すぎるぞ http://egg.5ch.net/test/read.cgi/jisaku/1731986086/81
82: Socket774 警備員[Lv.7][新芽] [sage] 2024/11/27(水) 16:22:50.24 ID:cnGjtm0I >>81 元々プロセスルールは配線幅じゃなくトランジスタのゲート長定期 http://egg.5ch.net/test/read.cgi/jisaku/1731986086/82
83: Socket774 警備員[Lv.22] [] 2024/11/27(水) 16:52:53.27 ID:2inoAAMD トランジスタの密度に関係するのはゲート長ではなくゲートピッチ N3Eの場合高密度セルが48nmで高速セルが51nm http://egg.5ch.net/test/read.cgi/jisaku/1731986086/83
84: Socket774 警備員[Lv.5][新芽] [] 2024/11/27(水) 17:10:20.94 ID:2rwOvKl/ ps://pc.watch.impress.co.jp/docs/news/1642988.html 1.2兆円注入でインテル大勝利 amdオワタ http://egg.5ch.net/test/read.cgi/jisaku/1731986086/84
85: Socket774 警備員[Lv.7][新芽] [sage] 2024/11/27(水) 17:21:11.14 ID:WNsrhmhw SRAMはロジックが軽い一方で配線は細くするにも限界があるからプロセスを微細化しても密度が上がりにくいってことなんだけどDRAMと違って速度が速い分配線が大変なんだろうな。 http://egg.5ch.net/test/read.cgi/jisaku/1731986086/85
86: MACオタ 警備員[Lv.9][芽] [] 2024/11/27(水) 18:31:36.76 ID:9/Aago7U >>85 SRAM アレイわ並びが規則的なので、配線(routing)大変ってコトわ無いかと http://egg.5ch.net/test/read.cgi/jisaku/1731986086/86
87: Socket774 警備員[Lv.12] [sage] 2024/11/27(水) 18:32:35.08 ID:1n6+i4rY >>76 N5は高価だけどSRAM密度はN7の1.3倍 N3はもっと高価なのにSRAM密度はN5とほぼ同じ N2のナノシートFETはさらに高価だけどSRAM密度にはやはり期待出来ないという PN立体のCFETは輪をかけて高価になりSRAMも高密度化すると言うが何時の話か？ インテルは速やかにFeRAMあたりを実用化してベースタイルいっぱいにキャッシュとして積んで欲しい https://ascii.jp/elem/000/004/119/4119257/2/ http://egg.5ch.net/test/read.cgi/jisaku/1731986086/87
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