[過去ﾛｸﾞ] Intelの次世代技術について語ろう 134 (1002ﾚｽ)
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529(2): 警備員[Lv.3] 2024/12/15(日)15:39 ID:zH4KNVLf(2/2) AAS
>>526
実際>>518のリンク先ではそういう計算で出してるから意味のない数字だよ
常識的に単純回路でそれだけの欠陥発生率なら発表なんか出来っこないし
順調な開発をアピールしてる最中にそんな壊滅的な数字で丁度いい訳ないだろ

以下ソース
N7のSRAMマクロ密度はIanのXより
画像ﾘﾝｸ[png]:pbs.twimg.com
256MbSRAMテストチップ
画像ﾘﾝｸ[jpg]:asset.watch.impress.co.jp
画像ﾘﾝｸ[jpg]:cdn-xtech.nikkei.com

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532: 警備員[Lv.4][新芽] 2024/12/15(日)16:37 ID:CR1AiNrX(1/2) AAS
>>529
なるほどIanの計算前提が間違っているわけね
(たぶんIanは80%yield&D0=3.5の出所を示しただけかな)

タイミングとしては実テストチップをばんばん作っている所だから、イールド80%の方が信憑性が高いと仮定して
269の計算で、256MbSRAMテストチップ@N2サイズ毎(超適当)にイールド80%になるようにD0を逆算すると
20mm2→D0~1.1
25mm2→D0~0.9
30mm2→D0~0.75
36mm2→D0~0.6
42mm2→D0~0.53
省1

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534: 警備員[Lv.11][芽] 2024/12/15(日)17:12 ID:FWmxUe80(3/3) AAS
>>529
X3DのCCDとL3DとでSRAM密度に大差があるのはそういうことか
SRAMセル以外の回路がやっぱ面積食ってるのね

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